華為近來積極推動LogicFolding技術，希望透過垂直堆疊邏輯電路，在製程微縮受限的情況下提高運算密度。不過，半導體專家指出，這種架構仍面臨明顯的散熱限制，可能壓縮晶片時脈與持續效能，也因此對高通與蘋果等行動晶片業者的吸引力有限。記者黃仁杰／編譯

華為近來積極推動LogicFolding技術，希望透過垂直堆疊邏輯電路，在製程微縮受限的情況下提高運算密度。不過，半導體專家指出，這種架構仍面臨明顯的散熱限制，可能壓縮晶片時脈與持續效能，也因此對高通與蘋果等行動晶片業者的吸引力有限。

[caption id="attachment_327700" align="aligncenter" width="1672"] 華為近來積極推動LogicFolding技術，希望透過垂直堆疊邏輯電路，在製程微縮受限的情況下提高運算密度。（圖／AI生成）[/caption]

半導體技術分析平台Kurnal Insights日前公布華為麒麟9050 Pro晶片裸晶照，可以看到一顆運算裸晶與一顆SRAM裸晶透過LogicFolding進行鍵合。

LogicFolding用垂直堆疊提高運算密度

LogicFolding主要透過垂直堆疊邏輯電路，提高單位面積內的運算密度。

這種架構會將不同的主動矽層或晶圓正面相對，利用高密度銅對銅混合鍵合連接，間距約1.5微米，並透過微米級垂直互連，把不同矽層整合成接近單一晶片的運作方式。

除了提高密度，這種設計也能縮短訊號傳輸距離。

華為表示，LogicFolding把傳統平面布局中較長的線路，改成較短的垂直混合鍵合連接後，一般核心互連長度可縮短約20%，部分關鍵路徑甚至可縮短約70%。

華為稱時脈緩衝器可減少約50%

隨著訊號路徑變短，華為認為晶片對時脈緩衝器（clock buffer）的需求也能同步降低。

華為聲稱，LogicFolding可讓時脈緩衝器數量減少約50%，進而降低電容負載，以及相關的電壓與功耗需求。

市場近日也因高通購買部分華為專利，再度關注LogicFolding。

不過，高通隨後澄清，公司並不是這項專利授權安排中的「淨付款方」，而且相關協議與LogicFolding技術沒有關係。

專家：線路縮短不代表散熱問題消失

X平台上的半導體專家@Taog_1575則對華為的說法持不同看法。

他認為，LogicFolding面臨的熱問題，在某些方面與晶片背面供電網路（Backside Power Delivery Network，BSPDN）相似。

BSPDN會把電源供應線路移到晶圓背面，將高速資料訊號線留在正面，希望改善布線與供電效率，但晶片散熱能力仍可能受到影響。

該專家指出，即使透過設計規則避免把高效能單元垂直堆疊，或是藉由縮短布線降低功耗，仍可能因為散熱能力下降而面臨更嚴重的熱問題。

散熱可能限制行動晶片時脈

這也意味LogicFolding雖然能提高運算密度、縮短信號路徑，但垂直堆疊後產生的熱量更難排出，可能限制晶片長時間維持高時脈的能力。

該專家認為，這正是高通與蘋果目前對LogicFolding用於手機晶片沒有太大興趣的主要原因。

相較之下，高通與蘋果目前仍主要依靠先進製程微縮，提高行動SoC的電晶體密度與能效。

該專家另認為，華為即使持續發展LogicFolding等技術，可能也要到2030年前後，才有機會在部分表現上追平台積電N3E製程。

來源：wccftech

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