IBM持續推進下一代晶片製程技術。公司今（2026）年6月公布0.7奈米「Nanostack」技術後，預計於2027年第一季開始向晶片設計業者提供製程設計套件（PDK），讓業者能提前評估並熟悉這項7埃米等級製程。記者黃仁杰／編譯

IBM持續推進下一代晶片製程技術。公司今（2026）年6月公布0.7奈米「Nanostack」技術後，預計於2027年第一季開始向晶片設計業者提供製程設計套件（PDK），讓業者能提前評估並熟悉這項7埃米等級製程。

[caption id="attachment_328578" align="aligncenter" width="1920"] IBM今（2026）年6月公布0.7奈米「Nanostack」技術後，預計於2027年第一季開始向晶片設計業者提供製程設計套件（PDK）。（圖／IBM提供）[/caption]

IBM希望透過Nanostack進一步提升電晶體密度、效能與能源效率，同時改善SRAM在先進製程持續微縮時面臨的限制。

0.7奈米相當於7埃米 明年Q1提供PDK

目前2奈米已進入先進製程量產階段，接下來包括英特爾18A、台積電A16與A14等製程，也開始以埃米（angstrom）作為命名方式。

1奈米等於10埃米，因此IBM所稱0.7奈米，也相當於7埃米等級。

IBM表示，Nanostack技術希望在電晶體密度、效能、功耗，以及SRAM微縮能力上帶來進一步改善。

公司預計在2027年第一季提供相關PDK，讓包括輝達、AMD等晶片設計業者，可以提前評估這項技術是否適合未來產品。

PDK通常包含設計規則手冊、設計規則檢查（DRC），以及透過Cadence、Synopsys等EDA工具產生版圖所需的相關腳本。

Nanostack把N型、P型電晶體垂直堆疊

Nanostack的核心概念，是把不同類型的電晶體進一步垂直堆疊。

在傳統CMOS架構中，N型電晶體（NMOS）與P型電晶體（PMOS）分別負責不同邏輯功能，兩者搭配可以降低晶片閒置時的靜態功耗。

IBM希望透過Nanostack，將N型與P型電晶體依序垂直堆疊，不只節省晶片面積，也讓兩種電晶體能分別進行最佳化。

由於N型與P型電晶體本來就需要使用不同摻雜方式製造，將兩者分離後，也讓研究人員有更多空間嘗試不同材料與製程。

SRAM微縮成下一個關鍵戰場

相較邏輯電路，SRAM在先進製程節點持續縮小時面臨更大挑戰。

IBM表示，7埃米Nanostack技術預計可讓SRAM微縮能力提升約40%。

目前邏輯晶片仍能透過2奈米等先進製程縮小電晶體，以改善效能與功耗，但SRAM在閘極長度縮小至3奈米以下後，容易出現漏電、功耗增加與訊號傳輸等問題。

當SRAM電路尺寸持續縮小，摻雜濃度的微小差異、線路邊緣粗糙度等製程變異，都可能對效能造成更大影響。

因此，即使GPU等邏輯晶片持續隨製程世代縮小，SRAM所占面積的縮減速度卻相對有限。

AI晶片快取占用面積愈來愈大

這對AI晶片尤其重要。

現代GPU與AI加速器需要大量SRAM作為晶片內快取，但當SRAM無法同步縮小，就會占據更高比例的裸晶面積。

以輝達Hopper H100為例，市場估算SRAM約占整體裸晶面積10%；如果再把Streaming Multiprocessor內的L1快取計算在內，占比可能提高至12%至15%，甚至接近HBM相關區域所占的面積。

IBM希望透過Nanostack與更進一步的SRAM微縮，降低記憶體電路在AI晶片上的面積負擔，讓未來GPU與其他高效能運算晶片能在相同裸晶面積中配置更多邏輯與快取資源。

目前IBM仍處於向晶片設計業者開放PDK、讓業界進行早期評估的階段，距離大規模商用量產仍有一段距離。

來源：wccftech

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