華為公開麒麟2026新封裝技術 3D堆疊結合混合鍵合技術提升晶片效能

記者黃仁杰／編譯

儘管持續受到美國出口管制限制，無法取得先進EUV微影設備，華為仍持續推進晶片技術研發。華為近日在最新技術論文中公開新一代麒麟2026晶片的封裝設計，將導入混合鍵合（Hybrid Bonding）技術，結合3D堆疊架構（3D Stacking），希望透過先進封裝提升晶片效能、頻寬及能源效率，降低對先進製程的依賴。

3D堆疊提升晶體密度 降低對EUV依賴

華為先前於LogicFolding Design技術發表中，曾展示垂直堆疊晶片元件的概念，希望突破傳統平面晶片設計限制。

最新公開的論文進一步揭露，麒麟2026將採用混合鍵合技術，在不同晶片層之間建立高密度垂直互連（Vertical Interconnect），讓多層晶片直接堆疊整合。

相較傳統封裝方式，3D堆疊可提升電晶體密度，不必完全依賴更先進的微影製程，也能進一步提升晶片運算能力。

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縮短資料傳輸距離 提升AI運算效率

華為指出，透過混合鍵合，CPU、GPU、NPU、DRAM等元件可採垂直整合方式配置。

由於各元件之間距離從原本毫米等級縮短至微米等級，資料傳輸路徑大幅縮短，不僅可提高頻寬，也能降低訊號傳輸功耗。

這種設計特別適合裝置端AI（On-device AI）等高運算需求，可改善不同運算單元之間的資料交換效率，提升整體AI運算表現。

市場分析認為，在美國制裁下，華為目前仍主要依賴中芯國際7奈米製程，因此透過先進封裝提升效能，已成為突破製程限制的重要方向。

封裝技術成晶片競爭新焦點

除了華為之外，全球主要晶片廠近年也紛紛投入新一代封裝技術。

三星（Samsung）傳出將在Exynos 2700採用新的封裝設計，把DRAM與SoC分離配置，並新增Heat Pass Block銅質散熱模組，改善晶片散熱能力。

另一方面，蘋果（Apple）也傳出A20 Pro將改採晶圓級多晶片模組（Wafer-Level Multi-Chip Module，WMCM）封裝，使SoC可直接接觸大型均熱板（Vapor Chamber），進一步提升散熱效率。

業界普遍認為，隨著AI運算需求快速增加，傳統PoP（Package-on-Package）封裝已逐漸面臨散熱與頻寬瓶頸，先進封裝將成為未來行動晶片提升效能的重要關鍵。

來源：wccftech