搶攻 AI 晶片人才！輝達台灣校園招募起跑 擴招實習職缺與研替

記者孟圓琦／臺北報導

隨著半導體與晶片技術持續突破，數位晶片在低功耗及多領域應用上面臨全新挑戰。而高效率且高品質的晶片實現，也成為科技巨頭維持全球競爭力的關鍵。輝達（NVIDIA）近日也為此宣布，將在台灣擴大招募實習生與研發替代役人才，邀請頂尖學子加入團隊，共同推動次世代晶片架構的研發。

本次招募職缺多元，其中也包含了「ASIC 物理設計實習生（2027）」以及「ASIC 物理設計工程師（RDSS 實習生）」等，期望吸納具備紮實積體電路（IC）設計知識與實務經驗的優秀學子。

ASIC 物理設計實習生（2027）

如有意成為 NVIDIA 的 ASIC-PD 實習生，將學習並實際參與從 RTL 凍結到流片的完整作業，內容涵蓋邏輯綜合、形式驗證、約束定義、時序收斂/簽核（Timing Closure/Signoff）、製程時序影響研究等核心方法論。

• 主要工作內容：

  • 晶片整合與網表生成：
    跨團隊協作進行晶片分區與佈局設計（Floorplanning）
  • 品質檢查與驗證：
    執行綜合、RTL 與網表品質檢查、形式驗證及功能生態創建
  • 時序分析與收斂：
    建立與驗證限制條件及時間預算，與 ASIC 團隊合作解決功能時序問題，實現 I/O、測試、時脈、非同步等特殊時序收斂
  • 實體佈局協作：
    與 PR（Physical Routing）工程師密切合作，實現晶片時序完全閉合
  • 流程自動化：
    開發並改進從前端（佈局前）至後端（佈局後）的時序收斂流程與自動化開發

• 申請條件與加分優勢：

  • 基本條件：
    目前正在攻讀相關領域之碩士或博士學位，具備紮實 IC 設計知識、強烈自我驅動力與團隊合作能力，且精通英語讀寫。
  • 加分條件：
    具備 IC 後端實施經驗，熟練操作 Synopsys（DC/PT/Formality）或 Cadence（RC compiler/LEC）等 EDA 工具，並精通 Python 或 TCL 腳本語言者優先考慮

ASIC 物理設計工程師（RDSS 實習生）：培育研發替代役核心戰力

針對研發替代役人才，輝達提供深入的工程實踐平台，使研替生能直接參與晶片分區與層級化時序收斂，迅速成長為獨立的晶片設計專家。

• 主要工作內容：

  • 晶片整合、網表生成、邏輯綜合與形式驗證
  • RTL/網表品質檢查與功能生態創造
  • 約束條件制定、驗證與時間預算分配
  • 跨團隊協作進行晶片分區、佈局規劃，並與 PR 工程師合作實現分區級與晶片級時序收斂
  • 解決 I/O、測試、時脈與非同步等特殊模式時序閉合
  • 前後端時序收斂流程改進、自動化開發及相關研究方法優化

• 申請條件：

  • 學歷要求：
    需具備電子工程或微電子工程碩士學位，並修讀過電路設計、數位設計等相關課程
  • 專業能力：
    具備 IC 設計實施之專案經驗，熟悉 Python 或 TCL 語言，精通英語讀寫
  • 工具經驗：
    具備 Synopsys（DC/PT/Formality）或 Cadence（RC 編譯器/LEC）等 EDA 軟體實際操作經驗者將優先錄取

加入輝達的實習生不僅能接觸全球最前沿的 AI 晶片技術，更能直接參與影響未來科技走向的重大專案。有意參與的畢業生可關注輝達官網。

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